Презентация на тему Проектирование цифровых устройств на языке vhdl

булевых функций

Арифметические
Сложение, вычитание
Умножение, деление
Схемотехнические
Мультиплексоры, демультиплексоры
Шифраторы, дешифраторы

Классификация условная

связи
«последовательные» операторы

srl sla sra ror rol
= /=

не равно

VHDL-93

конкатенация

(арифметический)
Результат синтеза – комбинационная схема

downto 0)
Описывает логические операции
std_logic_arith
Не является стандартом (разработан Synopsys)
Определяет типы

std_logic_vector как unsigned
std_logic_signed
Не является стандартом (разработан Synopsys)
Заставляет компилятор интерпретировать

операции
Несовместим с пакетом std_logic_arith

(unsigned)


Работа со знаковыми целыми числами (signed)


Работа как с беззнаковыми,

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; -- определение арифметических операций
use ieee.std_logic_unsigned.all; -- std_logic_vector <=> unsigned

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; -- определение арифметических операций
use ieee.std_logic_signed.all; -- std_logic_vector <=> signed

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all; -- определение арифметических операций

a(2 downto 0) & ‘0’;

a(3 downto 1);

if-else
Присваивается первое значение, для которого условие истинно
Если все условия

sig_name <= expression1 when condition1 else
…
expressionN-1 when conditionN-1 else
expressionN;

безусловная ветвь else

else
expressionN;

( ena: in std_logic;
input: in std_logic_vector(7 downto 0);
output: out std_logic_vector(7 downto 0));
end tri_state;

architecture

все явно не указанные компоненты вектора

switch-case
Присваиваемое значение зависит от управляющего выражения
with choise_expression select
sig_name

разделяются запятыми

choiseN-1,
expressionN when others;

диапазона значений

Ключевое слово others – все остальные случаи
Всегда используйте

with sel select
result <= a when “000”,
b when “011” to “110”,
c when “001” | “111”,
d when others;

… when choise1 | choise2 | … | choiseN,

… when choise1 to choise2,

параллельные операторы

statements
end generate;
label: if condition generate
concurrent statements
end generate;

8-разрядный вектор data
Выход – бит четности parity
Функциональность объекта: